關於靜電放電保護

先來談靜電放電(ESD: Electrostatic Discharge)是什（shí）麽？這應該是（shì）造成所有電子元器件或集成電路（lù）係統過度電應力破壞的主要元凶。因為靜電通常瞬間電壓非常高(>幾千伏)，所以這種損傷（shāng）是（shì）毀滅性和永（）久性的，會造成電路（lù）直（zhí）接燒毀。所以預防靜電損傷是所有IC設計和製造的頭號難（nán）題。

靜電，通常都是人為產生的，如（rú）生產、組（zǔ）裝、測試、存（cún）放、搬運等過程中都有可能使得靜電（diàn）累積在人體、儀器或設備中，甚至（zhì）元器件本身也（yě）會累積靜電（diàn），當人們在不知情的情（qíng）況下使這些帶電的（de）物（wù）體接觸就（jiù）會形成放電路（lù）徑，瞬間使得電子（zǐ）元件或係統（tǒng）遭到靜電放電的損壞(這就是為什（shí）麽以前修電（diàn）腦都必（bì）須要配（pèi）戴靜（jìng）電環托在工（gōng）作桌上，防止人體的（de）靜電損傷芯片)，如同雲（yún）層中儲存的電荷瞬間擊穿雲層產生劇烈的閃電，會把大地劈開一樣，而（ér）且通常都是（shì）在雨天來臨之際，因為空氣濕度大易形成導電通到（dào）。

那麽，如何防止靜電放（fàng）電損傷呢？首先當然改變壞境（jìng）從源頭減少靜電(比如（rú）減少（shǎo）摩擦、少（shǎo）穿羊毛類毛衣、控（kòng）製空氣溫濕度等)，當然這不（bú）是我們今（jīn）天討論的（de）重點。

我們今天要討論的時候如何在電路裏麵涉及保（bǎo）護電路，當外界有靜電的時候我（wǒ）們的電子元器件或係統能夠自我保護避免被靜電損壞(其實就是安裝（zhuāng）一個避雷針)。這也是很（hěn）多IC設計和製造業者的頭號難題（tí），很多公司有專門設計ESD的團隊，今天我就和大家從最（zuì）基本的理論講起逐步講解（jiě）ESD保護的原理及注意點，你會發現前麵講的PN結/二極（jí）管、三極管、MOS管、snap-back全都用（yòng）上了。。。

以前的專題講解PN結二極管理論的時候（hòu），就講過二極（jí）管有一個特性：正向導通（tōng）反向（xiàng）截止，而且反偏電壓繼續增加會發生雪崩擊穿而導通，我們稱之為鉗位二極管(Clamp)。這正是我們設計靜電保護所需要的理（lǐ）論（lùn）基（jī）礎，我們就是利用這個反向截止特性讓這個旁路在正常工作時（shí）處於斷開（kāi）狀態（tài），而外界有靜電（diàn）的時候這個旁路二極管發生雪崩擊穿而形成旁（páng）路通路保護（hù）了內部電路或者柵極(是不是類似家裏（lǐ）水槽有個溢水口，防止水龍頭忘關了導致整個衛生間水災)。

那（nà）麽問題來了，這個擊穿了這個保護電路是不是就徹（）底死了？難道是一次性的？答案當然不是。PN結（jié）的擊穿分兩種，分（fèn）別是電擊穿（chuān）和熱擊穿，電（diàn）擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這（zhè）個電擊穿主要是載流子碰撞電（diàn）離產生新的電子-空穴對(electron-hole)，所以它是可恢（huī）複的。但是熱擊穿是不可恢複的（de），因為熱量聚集導致矽(Si)被熔融燒毀了。所以我們需要控製在導通的瞬間控製電流，一（yī）般會在（zài）保護二極（jí）管（guǎn）再串聯一個高電阻，

另外，大家是不是可以舉一反三理解為什麽ESD的區域是不能（néng）form Silicide的？還有給大家一個理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片裏麵，因為我們總是希望外界的靜電需要第一時間泄放掉吧，放在裏麵會有延遲的(關注我前麵解剖的那個芯片PAD旁邊都有二極管。甚至有放兩級ESD的（de），達到雙重（chóng）保護的目的。

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據（jù）靜電的產生（shēng）方式以及對電路的損傷模式不同（tóng）通常分為四種（zhǒng）測試方式：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業界通常使用前兩種模式來測試(HBM, MM)。

1、人體放電模式(HBM)：當然就是人體摩擦產（chǎn）生了電荷突然碰到芯片釋放的電（diàn）荷導致芯片燒毀擊穿，秋天和別人觸碰經常觸電就（jiù）是（shì）這（zhè）個原因（yīn）。業界（jiè）對HBM的（de）ESD標準（zhǔn）也有（yǒu）跡可循(MIL-STD-883C method 3015.7，等效人（rén）體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一（yī）份了。如果是MIL-STD-883C method 3015.7，它規定小於<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

2、機器放電模式(MM)：當然就是機器(如robot)移動產生的靜電（diàn）觸碰芯片時（shí）由pin腳（jiǎo）釋放，次標準為（wéi）EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依（yī）舊為100pF。由於機器是金屬且電阻（zǔ）為0，所以（yǐ）放電時間很短，幾乎（hū）是（shì）ms或者us之間。但（dàn）是更（gèng）重要的（de）問題是，由於（yú）等效電（diàn）阻為0，所以電流（liú）很大，所以（yǐ）即使是200V的MM放電也比2kV的HBM放電的危害大。而（ér）且機器本身由於（yú）有很多導線互相會產生耦合作用，所以電（diàn）流會隨時間（jiān）變化而幹擾變化（huà）。

ESD的測（cè）試方法類似FAB裏麵的GOI測試，指（zhǐ）（）定pin之後先給他（tā）一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否損壞（huài），沒問題再去加一個（gè）step的ESD電（diàn）壓再持續一（yī）段時間，再測電性，如此（cǐ）反複直至擊（jī）穿，此（cǐ）時的（de）擊穿電壓為（wéi）ESD擊穿的（de）臨界電壓(ESD failure threshold Voltage)。通常我們都是給電（diàn）路打三（sān）次電壓(3 zaps)，為了降低測試（shì）周期，通常起始電（diàn）壓用標準電壓的70% ESD threshold，每個step可以根據需要自己調整50V或者100V。

另（lìng）外，因為每個（gè）chip的pin腳很多，你是一個個pin測試還是組合pin測（cè）試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試（shì）、Vdd-Vss測試(輸入端到輸出端（duān）)、Analog-pin。

1. I/O pins：就是分別對input-pin和output-pin做ESD測試，而且電荷（hé）有（yǒu）正負之分，所以有（yǒu）四（sì）種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。

2. pin-to-pin測試（shì）: 靜電放電發生在（zài）pin-to-pin之間形成回路，但是（shì）如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之後如果要對整個電路產生（shēng）影（yǐng）響一定是先經過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮（fú）接(Floating)。

3、Vdd-Vss之間靜電放電：隻需要把Vdd和Vss接起來（lái），所（suǒ）有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與（yǔ）Vss之間（jiān）。

4、Analog-pin放（fàng）電（diàn）測試：因為模（mó）擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是（shì）有兩個輸入端的，防止一個損壞導致差（chà）分比對或運算失效，所以需要單獨（dú）做ESD測試，當然就是隻針對這兩（liǎng）個pin，其他pin全部浮接(floating)。

好了，ESD的原理和測試部分就講到這裏了，下麵接著講（jiǎng）Process和設計上的factor

隨著摩爾定律（lǜ）的進一（yī）步縮小，器件尺寸越（yuè）來越（yuè）小，結深越來越淺，GOX越來（lái）越薄，所以靜電擊穿越來越（yuè）容易，而且在Advance製（zhì）程裏麵，Silicide引入也會讓靜電擊（jī）穿變得更加尖銳，所以幾乎所有的（de）芯片設計（jì）都要克服靜電擊穿問題。

靜電放電保護可以從（cóng）FAB端的Process解決，也可以（yǐ）從IC設計端的Layout來設計，所以你（nǐ）會看到Prcess有（yǒu）一（yī）個ESD的option layer，或者Design rule裏麵有ESD的設計規則可供客戶選擇等等。當然（rán）有些客戶也會（huì）自己根據SPICE model的電性通過layout來設（shè）計ESD。

1、製程上的ESD：要麽改變PN結，要麽改變PN結的負載電阻，而改變PN結（jié）隻能靠ESD_IMP了（le），而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方法了。

1) Source/Drain的ESD implant：因為我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為是淺結，所（suǒ）以它與（yǔ）Gate比（bǐ）較近，所以受Gate的（de）末端電場影（yǐng）響比較大，所（suǒ）以（yǐ）這樣的LDD尖角在耐（nài）ESD放電的能力（lì）是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成（chéng）ESD損傷。所以根（gēn）據這個（gè）理論，我們需要一個單獨的器件沒有LDD，但是需要另外一道（dào）ESD implant，打一個比較（jiào）深的N+_S/D，這樣就可以讓（ràng）那個尖角變圓而且離表（biǎo）麵很遠（yuǎn），所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個（gè）額（é）外的MOS的Gate就必須很長防止穿通(punchthrough)，而且因為（wéi）器件不一樣了，所以需要單獨提取器件的SPICE Model。

2) 接觸孔(contact)的ESD implant：在（zài）LDD器件的N+漏極的孔（kǒng）下麵打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以（yǐ）讓原來Drain的擊穿電壓降低(8V-->6V)，所（suǒ）以可以在LDD尖角發生擊穿之前先從Drain擊穿導走（zǒu）從而保（bǎo）護Drain和Gate的擊穿。所以這（zhè）樣（yàng）的設計（jì）能夠保持器件尺寸不變，且MOS結（jié）構沒有改變，故不需要重新提取SPICE model。當然這種智能（néng）用於non-silicide製程，否（fǒu）則contact你也打不（bú）進去implant。

3) SAB (SAlicide Block)：一般我（wǒ）們為了降低MOS的互連電容，我們會使用silicide/SAlicide製程，但是這樣器件如果工作（zuò）在輸出端，我們的器件負載電阻變低，外界ESD電壓將會全部加載在LDD和Gate結構之（zhī）間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常（cháng）會用（yòng）SAB(SAlicide Block)光罩擋住（zhù）RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電（diàn）壓（yā）可以從1kV提高到4kV。

4)串聯電阻法：這種方法不用增加光罩，應該是最省錢的了，原理有點類似第三種(SAB)增加電阻法，我就故意給他串聯一個電阻(比如（rú）Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。

2、設計上的ESD：這就完（）全靠設計者的功夫了，有些公司在設計規則就已經提供給客戶（hù）solution了，客戶隻要照著畫就行（háng）了，有些（xiē）沒有的則隻能（néng）靠客戶自己的designer了，很多設計規則都是寫著這個隻是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起（qǐ），把Drain結在（zài）I/O端承受ESD的浪湧(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為（wéi）GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻（zǔ）形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發（fā）射結正偏,集電結反偏)，所以呈現Snap-Back特性，起到保護作用（yòng）。PMOS同理推導。

這個原理看起來簡單，但是設計的精髓(know-how)是什麽？怎麽觸發BJT？怎麽維持Snap-back？怎麽撐到HBM>2KV or 4KV？

如何觸發？必須有足夠大的（de）襯底電流，所以後來發展到了現在普遍采用的多指交叉（chā）並聯結構（gòu）(multi-finger)。但是（shì）這種結構主要技術問題是基（jī）區寬度增加，放大係數減小（xiǎo），所以（yǐ）Snap-back不容易開啟。而且隨著finger數量增多，會導（dǎo）致每個finger之間的均勻開（kāi）啟變得（dé）很困難，這也是ESD設計的瓶頸所在。

如果要改（gǎi）變這種問題，大概有兩種（zhǒng）做法(因為triger的是電壓，改善電壓要麽是（shì）電阻要麽是電（diàn）流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成（chéng）一個高阻的（de）non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上麵的接觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的（de）雪崩擊穿電壓，更早（zǎo）有（yǒu）比較多（duō）的雪崩擊穿電流(詳見文獻論文（wén）: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對於Snap-back的ESD有兩個小小的（de）常識要跟大家分享一下：

1)NMOS我（wǒ）們通常都能看到比較好的Snap-back特性，但是實際上（shàng）PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是因為NMOS擊穿時（shí）候產（chǎn）生的是（shì）電子，遷移率（lǜ）很大，所以Isub很大容易使得Bulk/Source正向導通，但是PMOS就難咯。

2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的snap-back的第一個拐點(Knee-point)，寄生BJT的擊穿電壓，而且要介於BVCEO與BVCBO之間（jiān）。而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up)狀態，否（fǒu）則就進入二次擊穿(熱（rè）擊穿)而損壞了。還有個概念就（jiù）是二次擊穿電流，就是進入Latch-up之後I^2*R熱量驟增導致矽融化了，而這個就是要限流，可以通過控製W/L，或者增（zēng）加一個限流高阻，最簡（）單最常（）用的（de）方（fāng）法是拉大Drain的距離/拉大SAB的距離(ESD rule的（de）普遍做（zuò）法)。

3、柵極耦合(Gate-Couple) ESD技術：我們剛剛講過，Multi-finger的ESD設（shè）計的瓶頸是（shì）開啟的均勻性，假設有10隻finger，而在ESD 放電（diàn）發生時，這10 支finger 並不一定會同時導（dǎo）通(一般是因Breakdown 而導通)，常見到隻有2-3 支finger會先（xiān）導（dǎo）通，這是因布局上無法使每finger的相對（duì）位置及拉線（xiàn）方向完（）全相（xiàng）同所致，這2~3 支finger 一導通，ESD電流便集（jí）中（zhōng）流向這2~3支的finger，而其它的finger 仍是保持關閉的，所以其ESD 防護能力等效於隻有2~3 支finger的防護能力，而非10 支finger 的防護能力。

這也（yě）就是為（wéi）何組件尺寸已經做得很大（dà），但ESD 防護能力（lì）並未如預期般地上升的主（zhǔ）要原因，增打麵積未能（néng）預期帶來ESD增強，怎麽辦？其（qí）實很簡單，就是要降低Vt1(Trigger電壓)，我們通過柵極增加電壓的方（fāng）式，讓（ràng）襯（chèn）底先開啟代替擊穿而提前導（dǎo）通產生襯（chèn）底電流，這時候就能夠讓其他finger也一起開啟（qǐ）進入導通狀態，讓每個finger都來承受ESD電流，真正發揮大麵積的ESD作用。

但（dàn）是這種GCNMOS的ESD設計有個缺點是溝道開啟了產生了電流容易造成柵氧擊穿，所以他不見的是一種很好的ESD設計方案，而且有源區越小則柵壓的影響越大，而有源區越大則snap-back越難開啟，所以很難把握。

4、還有一種複雜的ESD保護電路: 可控矽晶閘管(SCR: Silicon Controlled Rectifier)，它就是我們之前講過的CMOS寄生的PNPN結構觸發產（chǎn）生Snap-Back並且Latch-up，通（tōng）過ON/OFF實現對電路的保護，大家可以（yǐ）回顧一下，隻要把上一篇（piān）裏（lǐ）麵（miàn）那些抑製LATCH-up的factor想法讓其發生（shēng）就（jiù）可以了，不過隻能適用於Layout，不能適用於Process，否則Latch-up又要fail了。