ESD的（de）原理和測試

靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器件或集成電路係統造成過度電應力(EOS: Electrical Over Stress)破壞的主要元（yuán）凶。因為靜電（diàn）通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性（xìng）和永（）久性的，會造（zào）成電路直接燒毀。所以預防靜（jìng）電損傷是所（suǒ）有IC設計和製造的頭號難（nán）題。

靜電，通常都是人為產生的，如生產、組裝、測試（shì）、存放、搬運（yùn）等過程中都有（yǒu）可能使得靜電累積在人體、儀器（qì）或設備中，甚（shèn）至元器件本身也（yě）會累積靜電，當人們在不知情的（de）情況下使這些帶電的物體接觸（chù）就會形成放電（diàn）路徑，瞬間使得電子元件或係統遭到靜電放電的損壞(這就是為什麽（me）以前修電腦都必須要配戴靜電（diàn）環托在工作桌上，防止人（rén）體的靜電損傷芯片)，如同雲層中儲存（cún）的電荷瞬間擊穿雲層（céng）產生劇烈的（de）閃電，會把大地劈開一樣（yàng），而（ér）且通（tōng）常都是在雨天（tiān）來臨之（zhī）際，因為空氣濕度大易形成導電通到（dào）。

那麽，如（rú）何防止靜電（diàn）放電損傷呢？首先當然改變壞境從源頭減少靜電（diàn）(比如減少摩擦、少穿羊毛類毛衣、控製空氣溫濕度等（děng）)，當然這不是我們今天討論（lùn）的重點。我（wǒ）們今（jīn）天要討論的是如何在電路裏麵設計保護電路，當外界有靜電（diàn）的時候（hòu）我們的電子元器（qì）件或係統能夠自我保護避免被靜電（diàn）損（sǔn）壞(其實就是安裝一個避雷針)。這也是很多IC設計和製造業者的頭號難題，很多公司有專門設計ESD的團隊，今天我就和大家從最（zuì）基本的理論講起（qǐ）逐步講解ESD保（bǎo）護的原理及注意點， 你會發現前麵講的PN結/二極管、三極管、MOS管（guǎn）、全都用上了……

以前的專題講解PN結二極管理論的時（shí）候，就講過二極（jí）管有一個特性：正向導通反向截止(不記得就去翻前麵的課程)，而且反偏電壓繼續增加會發生雪崩擊穿(Avalanche Breakdown)而導通，我（wǒ）們稱之為鉗位二（èr）極管(Clamp)。這正是我們設計靜電保護所需要的（de）理論基礎，我們就是利用這（zhè）個反向（xiàng）截止特性讓這個旁路在正常工作時處於斷開狀態，而外界有靜電的時候這個旁路二極管發生雪（xuě）崩擊穿而（ér）形成旁路通路保護了內部電路或者柵極(是不是類似家裏水槽有個溢水口，防止水龍（lóng）頭忘關了導致整個衛生間水災)。那麽問（wèn）題來了，這（zhè）個（gè）擊穿了這個保護電路是不是就徹（）底死（sǐ）了？難（nán）道是一次性的？答案當然不是。PN結的擊穿分兩種，分別是電擊穿和熱擊穿，電（diàn）擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電（diàn）擊穿主要是載流子碰撞電離產生新的電子-空穴對(electron-hole)，所以它是（shì）可恢複的。但是熱擊穿是不可恢複的，因為熱量聚集（jí）導致矽(Si)被熔融燒毀了。所以我們需要控製在（zài）導通的瞬間（jiān）控製電流，一般會在（zài）保護二（èr）極管再串聯一個高電阻，另外，大家是（shì）不是可以舉一反三理解（jiě）為什麽（me）ESD的區域是（shì）不能form Silicide的？還（hái）有（yǒu）給大家一個理論，ESD通常都是在（zài）芯片輸（shū）入（rù）端的Pad旁邊，不能在芯片裏麵，因為我們總是希望（wàng）外界的靜電需要第一時間泄放掉吧， 放在裏麵會有延遲的(關注我前麵解剖的那個芯片（piàn）PAD旁（páng）邊都（dōu）有二極管（guǎn）。甚至有放兩（liǎng）級ESD的，達到（dào）雙（shuāng）重保護的目的。 

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電的產生方式以及對電路的損傷模式不同通常分為四種（zhǒng）測試方式： 人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感（gǎn）應模式(FIM: Field-Induced Model)，但是業界通常使用前兩種模式來測試（shì）(HBM, MM)。

當然就是人（rén）體（tǐ）摩擦產生了電荷（hé）突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經常觸電就是這個原（yuán）因。業界對HBM的ESD標準（zhǔn）也（yě）有跡可循(MIL- STD-883C method 3015.7，等效人（rén）體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規定小於<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。 

ESD的測試方法類似FAB裏麵的GOI測試，指（）定pin之後先給他一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否損（sǔn）壞，沒問題再去加一個step的ESD電壓再持續一段時間，再測（cè）電性，如此反複直至擊穿，此（cǐ）時的擊穿電壓（yā）為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以（yǐ）根（gēn）據需要自己調整50V或者100V。

 (1)Stress number = 3 Zaps. (5 Zaps, the worst case)

(2)Stress step   

ΔVESD = 50V(100V) for VZAP <=1000V

ΔVESD = 100V(250V, 500V) for VZAP > 1000V

(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)

另外，因為每個chip的pin腳很多，你是一個個pin測（cè）試還是組合pin測試，所以（yǐ）會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。

 1. I/O pins

就是分別（bié）對input-pin和output-pin做ESD測試，而且電荷（hé）有正負之分，所以有四（sì）種組合：input+正（zhèng）電荷、input+負電荷、output+正（zhèng）電（diàn）荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之（zhī）亦然。 

 2.pin-to-pin測試

靜電放電發生在pin-to-pin之間形成回（huí）路，但（dàn）是如果要每每兩個腳測（cè）試（shì）組合太（tài）多，因為任何的I/O給電壓之後如果要對整個電路產（chǎn）生影（yǐng）響一定是先經過VDD/Vss才（cái）能對整個電路（lù）供電，所以改良版則（zé）用某一I/O-pin加正或（huò）負的ESD電壓（yā），其他所有（yǒu）I/O一起接地，但是輸入和輸出同時浮接(Floating)。 

 3.Vdd-Vss之間靜電放電

靜電放電發生在（zài）pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓（yā）之後（hòu）如果要對整個（gè）電路產（chǎn）生影響一定是先（xiān）經過VDD/Vss才能（néng）對（duì）整個電路供電（diàn），所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所（suǒ）有（yǒu）I/O一起接地，但是輸入和輸出同時浮接(Floating)。 

 4.Analog-pin放電測試

因為模（mó）擬電路很多差分比對（duì）(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的（de），防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當（dāng）然就是隻針對這兩個pin，其他pin全部浮接(floating)。 

好（hǎo）了，ESD的原理和（hé）測試部分（fèn）就講（jiǎng）到（dào）這裏了，下麵接著講（jiǎng）Process和設計上的factor隨著摩爾定律的進一步縮小，器（qì）件尺寸越來越小，結深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易（yì），而且在Advance製（zhì）程裏麵，Silicide引（yǐn）入也會讓靜電擊穿變得更加尖銳，所（suǒ）以幾乎所有的芯片（piàn）設計都要克服靜（jìng）電擊穿問題。

靜電放電保護可以從FAB端的Process解決（jué），也可以從IC設計端的Layout來設計，所以你會看到Prcess有一個ESD的option layer，或者Design rule裏（lǐ）麵有ESD的設計規則可供客戶選擇等等。當然有些客戶也會（huì）自己根據SPICE model的電性通過layout來設計ESD。

1、製程上的ESD

要麽改變PN結，要（yào）麽改變PN結的負載電阻，而改變PN結隻（zhī）能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方（fāng）法（fǎ）了。

1）Source/Drain的ESD implant

因為我們的LDD結構在gate poly兩邊很容易形成兩個（gè）淺結，而這個淺結的尖角電場比（bǐ）較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力（lì）是比較差的(<1kV)，所以如果這樣（yàng）的Device用在I/O端口，很容造成ESD損（sǔn）傷。所以根（gēn）據（jù）這個（gè）理論，我們需（xū）要一個單（dān）獨（dú）的器件沒有LDD，但（dàn）是需要另（lìng）外（wài）一道（dào）ESD implant，打一個比較深的N+_S/D，這樣就可以讓那（nà）個尖角變圓而且離表麵很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的 話這個額外（wài）的MOS的Gate就必須很長防止穿通(punchthrough)，而且因（yīn）為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2）接觸孔(contact)的ESD implant

在LDD器件的N+漏極的孔（kǒng）下麵打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所（suǒ）以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種智能用於non-silicide製程，否則contact你也打不進去implant。 

3）SAB (SAlicide Block)

一般我們為了降低MOS的互連電容（róng），我們會使（shǐ）用silicide/SAlicide製程，但是這樣（yàng）器件如果工作（zuò）在輸出端，我們的器件負載（zǎi）電阻變（biàn）低，外界 ESD電壓將會全部加載在（zài）LDD和Gate結構之間很容易擊穿損傷，所以在（zài）輸出級（jí）的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住（zhù）RPO，不要形成silicide，增加一（yī）個photo layer成本增加，但是ESD電壓可以從1kV提（tí）高到（dào）4kV。

4）串聯（lián）電阻法

這種方法不用增加光罩，應該是最省（shěng）錢的了，原理（lǐ）有點類似第三種(SAB)增加電（diàn）阻法（fǎ），我就故意（yì）給他串聯一個電阻(比如Rs_NW，或者（zhě）HiR，等)，這樣也達到了SAB的方法。

2、設計上的ESD

這就完（）全靠設計者的功夫（fū）了，有些公司在（zài）設計規則就已經提供給客（kè）solution了，客戶隻要照著畫就行了，有些沒有的則隻能靠客（kè）戶自己的designer了，很多設計規則都是寫著這個隻是guideline/reference，不是guarantee的。一般都是（shì）把Gate/Source/Bulk短接在一起（qǐ），把Drain結在I/O端承（chéng）受ESD的浪湧(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大（dà）電流與襯（chèn）底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄（jì）生（shēng）橫向NPN管（guǎn）進入放（fàng）大（dà）區（qū）(發射結正偏,集電（diàn）結反偏)，所以呈現特性，起（qǐ）到保護作用（yòng）。PMOS同理推導。 

這（zhè）個原（yuán）理看起來簡單，但是設（shè）計的精髓(know-how)是什麽？怎麽觸發BJT？怎麽維（wéi）持？怎麽撐到HBM>2KV or 4KV？

如何觸發？必須有足夠大的襯（chèn）底電流，所以後來發展到了現在普遍采用的多（duō）指交叉並聯結構(multi-finger)。但是這種結構主要技術（shù）問題是基區寬度增加，放大係數減（jiǎn）小，所以不容易開啟。而且隨著finger數（shù）量增多（duō），會導（dǎo）致每個finger之間的均勻（yún）開啟變得很困難，這也是ESD設計的瓶頸所在。 

如（rú）果要改變這種問題，大概有兩（liǎng）種（zhǒng）做法(因（yīn）為triger的是電壓，改善電壓要麽是電阻要麽是電流)：1、利用SAB(SAlicide-Block)在I/O的（de）Drain上形成（chéng）一個高阻的non-Silicide區域（yù），使得漏極方塊電阻增大，而使得ESD電（diàn）流分布更均勻，從而提高泄（xiè）放能力（lì）；2、增加一道P-ESD (Inner-Pickup imp，類（lèi）似（sì）上麵的接觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的雪（xuě）崩擊（jī）穿電壓，更早有比較多的雪崩擊（jī）穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。